Kód: Vybrať všetko
multiplication: process (m1, m2)
begin
pom <= 0;
for I in 1 to m2 loop
pom <= pom + m1;
end loop;
v <= pom;
end process;
VHDL nasobicka
VHDL nasobicka
Mam nakodit nasobicku. Mam toto:
v je vystupny port. Problem ale je, ze v je vzdy 0. Vie niekto cim to moze byt?
-
audiotrack
VIP
- Príspevky: 25958
- Registrovaný: 09 sep 2005, 18:39
- Kontaktovať používateľa:
Re: VHDL nasobicka
tým, že prvý parameter do funkcie posielaš nulový
Re: VHDL nasobicka
pom je signal? Ak ano tak signalu sa upravuje hodnota az na konci procesu podla poslednej priradenej hodnoty (mala by to byt posledna), pouzi premenne ak chces robit nieco podobne. Avsak robis to podla mna nejako divne.
m1 a m2 su std_logic_vector? Ak ano tak VHDL ma kniznice, ktore dokazu previest std_logic_vector na unsigned/signed a potom medzi nimi vies nasobit.
audiotrack: tak VHDL nefunguje
m1 a m2 su std_logic_vector? Ak ano tak VHDL ma kniznice, ktore dokazu previest std_logic_vector na unsigned/signed a potom medzi nimi vies nasobit.
audiotrack: tak VHDL nefunguje
Re: VHDL nasobicka
tak skusil som to s premennymi a uz to bezi, dik 